Procesor 8086 – opis i recenzja, informacje

Procesor Intel 8086 może pracować w dwóch trybach. W trybie minimalnym procesor sam wysyła sygnały na magistralę systemową. W trybie maksymalnym korzysta z układu dekodera 8288. Układ 8288 korzysta z sygnałów statusowych S0, S1, S2 procesora. W zależności od trybu pracy końcówki wyprowadzeń od 24 do 31 zmieniają swoje znaczenie. Wyprowadzenia od AD15 do AD0 związane są z magistralą danych procesora, a lo-gicznie są związane z 16 mniej znaczącymi bitami 20 bitowej magistrali adresowej. W obsłudze magistrali adresowej wykorzystywany jest proces multipleksowania. Końcówki od AD15 do AD0 są najpierw wykorzystywane do wystawienia adresu. Potem zmieniają swoje znaczenie i obsługują szynę danych. Cztery najbardziej znaczące bity adresu od A19 do A16 są multipleksowane przez wyprowadzenie AD16/S3, AD17/S4, AD18/S5, AD18/S6 linie statusowe. Informacje o używanym w konkretnej operacji rejestrze segmentowym oraz o stanie bitu IE (ang. Interrupt Eneable), który maskuje przerwania, przedstawiono w postaci czterech możliwości.

S3=0 S4=0 S5=IE S6=0 ES (Extra Segment}
S3=1 S4=0 S5=IE S6=0 SS (Stack Segment}
S3=0 S4=1 S5=IE S6=0 CS (Code Segment}
S3=1 S4=1 S5=IE S6=0 DS (Data Segment}

Sygnał ∼BHE/S7 BusHighEneable jest używany przez procesor w operacjach bitowych. W przekazywaniu informacji biorą udział: stan ∼BHE/S7 oraz bit adresu A0, który informuje o przystości adresu. Kombinacje tych dwóch elementów opisują przekazywaną informację.

S7=0 A0=0 przekazywane jest słowo 16 bitowe
S7=0 A0=1 Bajt jest przekazywany na liniach od D15 do D8
S7=1 A0=0 Bajt jest przekazywany na liniach od D7 do D0
S7=1 A0=1 Stan zabroniony

Aktywny stan wyjścia ∼RD, który odpowiada stanowi zera logicznego, informuje o żądaniu odczytu z pamięci, albo z wejścia – wyjścia przez procesor. Wejście wprowadzające procesor w stan oczekiwania opisane jest jako READY. W stanie tym generowane są cykle oczekiwania (ang. Wait State). Procesor oczekuje na zgłoszenie gotowości urządzenia wejścia lub wyjścia albo pamięci. Dotyczy to zarówno kierunku przesyłania do jak też z urządzenia. Wejście, które zbiera zgłoszenia przerwanie od sprzętu to INTR(INTERRUPT). Jest to punkt wejścia kontrolera przerwań. Stan wejścia ∼T EST badany jest za pomocą rozkazu wait. W stanie wysokim tego wejścia następuje bezczynność procesora. Wejście NMI (Nonmaskable Interrupt) dotyczy przerwń niemaskowanych. W momencie zgłoszenia takiego przerwania procesor kończy rozpoczęty rozkaz i przechodzi do wykonania procedury obsługi przerwania IN T 2. RESET to wejście, które wymusza inicjalizację procesora. Oznacza to powrót do stanu wyjściowego. Oznacza to załadowanie rejestrów wewnętrznych procesora ściśle określonymi wartościami oraz podjęcie wykonania programu od adresu F 000H : F F F h. Aby wprowadzić RESET przez kolejne cztery cykle zegara taktującego CPU sygnał musi utrzymywać sie w stanie wysokim. CLK to sygnał taktujący dla procesora. Sygnały sterujące ∼S0, ∼S1, ∼S2 dla kontrolera magistrali 8288 mają znaczenie w trybie pracy maksymalnym. Jest 8 możliwych stanów.

S2=0 S1=1 S0=0 INTA, sygnał przyjęcia zgłoszenia przerwania IRQ
S2=0 S1=0 S0=1 Procesor czyta z wejscia lub wyjscia
S2=0 S1=1 S0=0 Procesor pisze do wejscia lub wyjscia
S2=0 S1=1 S0=1 HALT, stan oczekiwania
S2=1 S1=0 S0=0 Uzupełnianie kolejki rozkazow
S2=1 S1=0 S0=1 Procesor czyta z pamięci
S2=1 S1=1 S0=0 Procesor pisze do pamieci
S2=0 S1=1 S0=1 Stan pasywny

∼RQ/GT 0 reguluje dostęp do szyny lokalnej do której połączone są układy. ∼RQ/GT 1 określa bezpośredni dostęp do pamięci. Stan podręcznej kolejki rozkazów podają QS0, SQ1. Przełącznik M N/ ∼M X trybu pracy: 1 oznacza tryb minimalny, a stan 0 stan maksymalny. Na końcówkę podawane jest napięcie zasilające +5V. GND oznacza masę. LOCK określa dostęp koprocesora.